课程介绍

注意0：欲购买此课程，获取安全购买链接，索要正版授权学习平台账号，务必加咨询QQ：2536379620
注意1：由于编码原因，试听课程视频画面清晰度不如最终购买的视频。最终购买视频的画面清晰度可参见以下两张图。图1   图2
注意2：正版良心视频，购买后有机会和原作者直接短暂技术交流。

1：教学方法：超60小时视频理论学习 + FPGA实战 + QQ专群答疑 + vnc提供参考设计阅读。
2：目标岗位：数字IP设计，数字IC设计，SOC设计，FPGA设计，FPGA原型验证, DFT。
3：学习基础（需要已具备）：数字电路，C语言，微机原理（或单片机原理，或计算机体系结构），信号与系统或数字信号处理（学过最好，有些概念就行）。
4：课程使用正点原子领航者zynq7010开发板，另加OV5640摄像头和4.3寸LCD屏。实战大项目：实时图像采集+LCD显示系统。

重要提示：
课程有约30~40个更新、补充视频，购课后发邮件，网盘发送视频内容与播放密码，绑定1个播放设备（一台PC或一台手机），不可切换。

增值服务
1：提供1次简历修改咨询
2：提供1次offer选择咨询
3：课程提供开发板租借服务：先预收RMB1800.00押金，按使用时长收取租金。租金标准：至少3个月收费450，以后每增加一个月收费120，不满一个月按一个月计算。损坏照价赔偿或自己保留
4：学员通过推荐，社招跳槽成功的，课程费用全退

课程大纲

01.

课程内容介绍，讲师介绍（3节）
1.IC设计常用英文术语
3分钟
2.课程内容介绍，讲师介绍
38分钟
3.新增购课渠道
1分钟
02.

IC公司课程使用反馈（4节）
1.苏州某IC公司使用反馈
2分钟
2.成都某IC公司使用反馈
4分钟
3.珠海某IC公司新员工上课反馈
2分钟
4.上海某IC公司使用反馈
2分钟
03.

offer show，课后答疑与技术交流（2节）
1.学员offer show
3分钟
2.课后答疑与技术交流
5分钟
04.

CMOS晶体管原理（3节）
1.CMOS晶体管原理             暂无试看
43分钟
2.CMOS晶体管原理_勘误
4分钟
3.CMOS晶体管原理_勘误2
1分钟
05.

基本电路单元原理（1节）
1.基本电路单元原理
71分钟
06.

Verilog语言入门（10节）
1.数字逻辑回顾 和 Hello World
32分钟
2.Verilog语法1
35分钟
3.Verilog语法2
32分钟
4.verilog描述组合逻辑＆时序逻辑
36分钟
5.Verilog语句执行顺序
38分钟
6.verilog描述边沿检测，计数器，移位寄存器
24分钟
7.状态机设计＆序列检测实现
27分钟
8.序列检测方法2
6分钟
9.function 和 task
25分钟
10.IP设计(序列检测)Modelsim, debussy使用
42分钟
07.

微机原理概要（4节）
1.微机原理概要
48分钟
2.微机原理概要_1
48分钟
3.微机原理概要_2
10分钟
4.微机原理概要_3
53分钟
08.

常用组合逻辑电路结构_上（1节）
1.常用组合逻辑电路结构_上
45分钟
09.

常用组合逻辑电路结构_下（2节）
1.常用组合逻辑电路结构_下
22分钟
2.Booth Encoding补充
5分钟
10.

SRAM结构与控制（1节）
1.SRAM结构与控制
25分钟
11.

数字IC/IP设计流程（1节）
1.数字IC/IP设计流程
39分钟
12.

可综合verilog数字电路设计（2节）
1.可综合verilog数字电路设计
56分钟
2.可综合verilog数字电路设计_勘误
9分钟
13.

Verilog语法简析_1（1节）
1.Verilog语法简析_1
35分钟
14.

Verilog语法简析_2（1节）
1.Verilog语法简析_2
39分钟
15.

Verilog语法简析_3（2节）
1.Verilog语法简析_3
76分钟
2.One-Hot译码勘误
9分钟
16.

你的第一个数字IP设计：z-scan order（5节）
1.z-scan order_Spec
8分钟
2.VNC Server访问方法_1
13分钟
3.VNC Server访问方法_2
11分钟
4.vnc使用说明
0.6MB  |  pdf文件
5.z-scan order_Modelsim
84.1KB  |  rar文件
17.

RTL仿真工具介绍（2节）
1.RTL仿真工具介绍
53分钟
2.数字系统仿真验证方法
0.8MB  |  pdf文件
18.

Pipeline--BIN2BCD设计实例（4节）
1.BIN2BCD设计实例_Spec
18分钟
2.BIN2BCD设计实例_Spec_勘误
1分钟
3.BIN2BCD设计实例_架构分析
54分钟
4.bin2bcd_Modelsim
0.1MB  |  rar文件
19.

第一个直播答疑：Coding Style 和 答疑（2节）
1.网盘获取更新视频

3分钟
2.Coding Style 和 答疑
3分钟
20.

Pipeline：矩阵SAD计算（2节）
1.矩阵SAD计算_Spec与架构分析
45分钟
2.sad_cal_Modelsim
0.1MB  |  rar文件
21.

HW架构：Arbiter设计（1节）
1.Arbiter设计Spec与架构分析
3分钟
22.

跨时钟域设计_上（1节）
1.跨时钟域设计_上
3分钟
23.

跨时钟域设计_下（2节）
1.跨时钟域设计_下
3分钟
2.跨时钟_时序约束
3分钟
24.

多bit跨时钟域设计实例（双向handshake）（4节）
1.多bit跨时钟域设计_Spec介绍
12分钟
2.多bit跨时钟域设计_Spec
0.4MB  |  pdf文件
3.多bit跨时钟域设计_modelsim
95.8KB  |  rar文件
4.1bit跨时钟域理解
1.7MB  |  pdf文件
25.

同步FIFO设计与深度计算（2节）
1.同步FIFO设计与深度计算
26分钟
2.sync_fifo原理（同步fifo）
0.9MB  |  pdf文件
26.

async_fifo设计实例（3节）
1.异步FIFO设计与深度计算
3分钟
2.async fifo_Spec
3分钟
3.async fifo_论文
1.2MB  |  rar文件
27.

Spyglass使用(Lint和CDC)（2节）
1.Spyglass使用入门
20分钟
2.spyglass参考脚本
2.3MB  |  rar文件
28.

DesignWare使用（2节）
1.DesignWare使用_1
7分钟
2.DesignWare使用_2
2分钟
29.

STA时序分析基础_上（1节）
1.STA时序分析基础_上
3分钟
30.

STA时序分析基础_下（3节）
1.STA时序分析基础_下
3分钟
2.竞争与冒险
0.8MB  |  pdf文件
3.STA中OCV高级概念解析
0.2MB  |  pdf文件
31.

TCL语言入门（2节）
1.TCL语言入门_1
40分钟
2.TCL语言入门_2
29分钟
32.

DC综合实例（3节）
1.DC综合实例
3分钟
2.DC综合脚本
0.7MB  |  rar文件
3.跨时钟域电路只需要set_false_path吗？
0.5MB  |  pdf文件
33.

DC中自定义实用命令示例（1节）
1.DC中自定义实用命令示例
12分钟
34.

LEC原理与Formality使用（2节）
1.LEC原理与Formality使用
22分钟
2.Formality参考脚本
1.8KB  |  rar文件
35.

第二次直播答疑：code and synthesis（1节）
1.2/3级同步,clk/reset无毛刺,latch,DC优化
3分钟
36.

Data Sorting设计实例（3节）
1.data sorting_Spec
5分钟
2.data sorting_论文
0.5MB  |  pdf文件
3.data sorting_Modelsim
72.3KB  |  rar文件
37.

数字IC/FPGA设计架构课：On-Chip-Bus精讲_1（2节）
1.On-Chip-Bus精讲_1
128分钟
2.Cache地址计算勘误
3分钟
38.

数字IC/FPGA设计架构课：On-Chip-Bus精讲_2（3节）
1.On-Chip-Bus精讲_2
137分钟
2.APB协议
0.3MB  |  pdf文件
3.AHB协议
1.8MB  |  pdf文件
39.

apb_sram接口设计实例（2节）
1.apb_sram_Spec
15分钟
2.apb_sram_modelsim
69.9KB  |  rar文件
40.

数字IC/FPGA设计架构课：On-Chip-Bus精讲_3（2节）
1.On-Chip-Bus精讲_3
147分钟
2.AXI协议
0.8MB  |  pdf文件
41.

ahb_sram接口设计实例（4节）
1.AHB接口访问SRAM_Spec
5分钟
2.AHB_SRAM接口Spec.
0.6MB  |  pdf文件
3.ahb_sram_pattern
6.2KB  |  rar文件
4.AHB接口访问SRAM_Modelsim
0.1MB  |  rar文件
42.

FPGA设计基础_1（2节）
1.FPGA介绍和Tool Help使用
5分钟
2.FPGA底层结构_LUT/Slice原理
10分钟
43.

FPGA设计基础_2（1节）
1.FPGA底层结构_DSP48/SRAM/PLL/DCM原理
22分钟
44.

FPGA设计基础_3（1节）
1.FPGA底层结构_IO/IDDR/ODDR/CLK Tree
42分钟
45.

FPGA设计基础_4（1节）
1.FPGA项目开发流程与vivado tool使用
47分钟
46.

FPGA设计基础_5（3节）
1.ASIC prototype on FPGA
15分钟
2.ILA原理与使用
1.1MB  |  pdf文件
3.FPGA设计入门资料
86.5MB  |  rar文件
47.

IO去抖（Debounce）（1节）
1.IO去抖现象与方法
3分钟
48.

你的第一个FPGA工程（1节）
1.按键控制的LED流水灯
2分钟
49.

板级系统数据同步方式（1节）
1.源同步，系统同步，内同步
3分钟
50.

基于zynq PS端ARM CPU的SOC小系统搭建与使用（2节）
1.Zynq FPGA结构介绍
3分钟
2.PS端ARM CPU的SOC小系统搭建与使用
3分钟
51.

Xilinx IP的RTL仿真（1节）

调用Xilinx IP核的设计怎么用Modelsim进行仿真。
1.Xilinx IP的RTL仿真
3分钟
52.

PL端UART IP的使用（2节）
1.UART协议介绍
3分钟
2.Xilinx UART IP介绍
3分钟
53.

PL端IIC IP的使用（2节）
1.IIC协议介绍
3分钟
2.Xilinx IIC IP介绍
3分钟
54.

基于Microblaze的SOC系统搭建与使用（1节）
1.基于Microblaze的SOC系统搭建与使用
3分钟
55.

预留章节（1节）

预留章节，如有补充，方便添加。
1.预留章节
2分钟
56.

Ping-Pong结构解析（1节）
1.Ping-Pong结构解析
33分钟
57.

Ping-Pong设计实例：Matrix Transposition（1节）
1.Matrix_transposition_modelsim
45.9KB  |  rar文件
58.

Gate-Simulation（2节）
1.Gate-Simulation
3分钟
2.GSIM实例_Modelsim
6.5MB  |  rar文件
59.

Power 和 Clock Gating（1节）
1.Power 和 Clock Gating
61分钟
60.

典型电路解析（2节）
1.异步复位，同步撤离；Glitch-Free CLK MUX
3分钟
2.奇偶数分频器；De-Glitch
3分钟
61.

DFT基础（2节）
1.DFT原理, MBIST, Scan
53分钟
2.DFT特殊处理，Boundary Scan(Jtag)
44分钟
62.

数字前端设计漫谈（1节）
1.数字前端设计漫谈
26分钟
63.

课程项目1：SHA-1哈希算法实现（6节）
1.SHA-1哈希算法介绍
3分钟
2.SHA-1 C Model介绍
3分钟
3.SHA-1 HW架构分析
3分钟
4.SHA-1 RTL仿真环境介绍
3分钟
5.sha-1设计资料
7.8MB  |  rar文件
6.SHA-1：数字IP完整设计流程演示
3分钟
64.

小型SOC架构：wujian100赏析（2节）
1.wujian100结构与功能介绍
48分钟
2.wujian100结构分析
29分钟
65.

FPGA项目实战-实时视频采集播放系统（2节）
1.实时视频采集播放系统任务介绍
3分钟
2.实时视频采集播放系统架构设计
3分钟
66.

课程项目2：Central DMA Controller设计（7节）
1.课程设计课前说明
3分钟
2.Central DMA Spec介绍
16分钟
3.Central DMA Architecture介绍
39分钟
4.Central DMA Spec.
0.6MB  |  pdf文件
5.Modelsim_CDMA
0.2MB  |  rar文件
6.cdma_pattern
7.9KB  |  rar文件
7.Modelsim command file
0.2KB  |  do文件
67.

FPGA项目实战-实时视频采集播放系统（4节）
1.已经移动到65节，本节取消
3分钟
2.已经移动到65节，本节取消
3分钟
3.已经移动到65节，本节取消
3分钟
4.已经移动到65节，本节取消
3分钟
68.

AXI CDMA的使用（1节）

在实时图像采集显示系统基础上，加入AXI CMD，完成OSD的叠加。
1.AXI CDMA使用
3分钟
69.

第三次直播答疑（1节）

技术、简历、面试、工作压力
1.第三次直播答疑
170分钟
70.

致新晋工程师（1节）
1.致新晋工程师
71分钟
71.

致谢（1节）
1.致谢
8分钟