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课程介绍

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本课程非0基础,适合对芯片IC行业感兴趣或想进入、转行数字芯片验证、设计等岗位的同学,本部分为第5部分,需要有前几部分课程内容基础。本部分课程共18节,合计11小时左右,大概需要两周左右时间学习。学完可掌握SV语言的基本知识点,并熟练使用,可以使用SV语言对数字芯片验证平台进行搭建。

课程目标

掌握System Verilog基本知识
掌握SV的数据结构和面向对象特征
熟悉SV语言的数字芯片验证平台搭建流程

课程大纲

01.
System Verilog入门--数字芯片验证第5部分(10节)            免费试听

1.第27讲.System Verilog数据类型(上)
46分钟
2.第28讲.System Verilog数据类型(下)
28分钟
3.第29讲.面向对象特性(上)
52分钟
4.第30讲.面向对象特性(下)
29分钟
5.第31讲.System Verilog的仿真调度机制
30分钟
6.第32讲.System Verilog随机和约束
46分钟
7.第33讲.System Verilog随机和约束实操
30分钟
8.第34讲.断言--SVA
49分钟
9.第35讲.System Verilog的断言实操
38分钟
10.第36讲.System Verilog的覆盖率
46分钟
02.
System Verilog入门--数字芯片验证第5部分(8节)

1.第37讲.System Verilog的覆盖率实操
36分钟
2.第38讲.进程和通信(线程、信箱、旗语)
56分钟
3.第39讲.进程和通信--实操
44分钟
4.第40讲.System Verilog验证平台初识
21分钟
5.第41讲.验证平台实例操作--从0到1的过程
34分钟
6.第42讲.验证平台--SV激励发送和结果检查
29分钟
7.第43讲.验证平台--SV的覆盖率如何写
31分钟
8.第44讲.验证平台实例操作--class封装组件
21分钟




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